사파이어 기판에서 높은 균일성과 안정성을 갖춘 Al/AlOx/Al 접합체 제작

Scientific Reports 13권, 기사 번호: 11874(2023) 이 기사 인용

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사파이어의 탄탈륨과 알루미늄은 일관성 있는 시간이 긴 큐비트를 위해 널리 사용되는 플랫폼입니다. 양자 칩의 규모가 커짐에 따라 사파이어의 조셉슨 접합 수가 증가합니다. 따라서 접합의 균일성과 안정성은 확장 가능한 초전도 양자 컴퓨터 회로 및 양자 제한 증폭기와 같은 양자 장치에 매우 중요합니다. 제조 공정, 특히 전자빔 리소그래피 공정 중 전도성 층을 최적화하여 사파이어 기판 위에 0.0169~0.04μm2 크기의 Al/AlOx/Al 접합을 준비했습니다. 실온 저항(RN)의 상대 표준 편차 – \({\upsigma }_{{R_{{\text{N}}} }} /\left\langle {R_{{\text{N}}} } \right\rangle\) 이러한 접합은 15mm × 15mm 칩에서 1.7%보다 우수하고, 2인치 웨이퍼에서 2.66%보다 우수하며, 이는 사파이어 기판에서 가장 높은 균일성이 보고되었습니다. 접합부는 온도 변화에 따라 저항이 견고하고 안정적입니다. 저항은 온도가 4K까지 내려감에 따라 RN에 비해 9.73% 비율로 증가하고, 온도가 실온으로 다시 내려감에 따라 역과정에서 초기 값을 복원합니다. 100일 동안 질소 캐비닛에 보관한 후 접합부의 저항은 평균 1.16% 변화했습니다. 넓은 면적에서 균일하고 안정적인 조셉슨 접합의 시연은 사파이어 기판에 수백 큐비트의 초전도 칩을 제조할 수 있는 길을 열었습니다.

2차 양자 혁명이 펼쳐지는 가운데, 다양한 초전도 양자 소자의 폭넓은 응용을 활용하는 것이 매우 시급합니다. 조셉슨 접합은 수 나노미터1의 얇은 절연체로 분리된 두 개의 초전도체로 구성된 장치입니다. 터널 접합은 저손실 및 강한 비선형성 특성을 가지며 초전도 큐비트, 단일 마이크로파 광자 검출기 및 양자 제한 증폭기를 포함한 양자 장치에서 필수적인 역할을 합니다. 큐비트의 주파수와 RN7 사이에는 직접적인 관계가 있기 때문에 다중 큐비트 칩의 경우 조셉슨 접합의 RN 변화로 인해 큐비트 간의 주파수 충돌이 발생할 수 있습니다. 또한 임계 전류의 불균일성은 Josephson 진행파 파라메트릭 증폭기에서 원치 않는 반사를 발생시키고 장치 성능을 저하시킬 수 있습니다6. 공통 시설을 사용하여 높은 균일성과 안정성을 갖춘 웨이퍼 규모의 Josephson 접합을 준비하는 것은 매우 중요합니다.

특히 사파이어에서는 웨이퍼 규모의 매우 균일한 조셉슨 접합을 제작하는 것이 어렵습니다. 연구자들은 고저항 실리콘 기판에서 Al/AlOx/Al 접합의 균일성을 향상시키기 위해 많은 노력을 기울여 왔습니다. 제조 공정을 최적화함으로써 49 cm2 칩의 0.042 µm2 Al/AlOx/Al 접합에 대해 3.5% 저항 변화가 있는 것으로 보고되었습니다8; 40개의 0.5 × 0.5 cm2 칩을 포함하는 웨이퍼의 Al/AlOx/Al 접합에 대한 3.7% 저항 변화; 20 × 20 mm2 칩의 Al/AlOx/Al 접합에 대한 임계 전류 변동은 3.9%입니다10. 저항을 더욱 조정하기 위해 레이저 어닐링이 개발되었습니다. 실리콘에 사용되는 방법은 사파이어에는 적용되지 않을 수 있습니다. 사파이어는 마이크로파 손실이 매우 낮고 탄탈륨과 같은 저손실 재료의 성장과 호환되기 때문에 초전도 양자 회로에 일반적으로 사용되는 기판입니다. 초전도 큐비트에 대한 가장 긴 일관성 시간은 sapphire12에서 보고되었습니다. 그러나 저에너지 전자빔 노광으로는 균일한 접합 패턴을 얻기 어려울 뿐만 아니라(대전 효과로 인해), 레이저 어닐링으로 균일한 접합 저항을 향상시키기도 어렵다(빛에 대한 투명성으로 인해). 따라서 사파이어에서 대규모로 균일성이 높은 Al/AlOx/Al 접합을 위한 제조 공정을 탐색하는 것은 고품질 초전도 양자 프로세서를 개발하는 데 중요합니다.

\) better than 1.7% on 15 mm × 15 mm chips, and \({\upsigma }_{{R}_{\mathrm{N}}}/<{R}_{\mathrm{N}}>\) better than 2.66% on 2 inch wafers, which is the highest uniformity on sapphire substrates has been reported. Furthermore, we find that these junctions exhibit robust stability in resistances, whose resistance increase by 9.73% relative to RN as the temperature decreases from room temperature (300 K) to 4 K, and almost return to their initial values in a reversible process when the temperature rises back. This is consistent with the existing reports16. After being stored in a nitrogen cabinet for 100 days, the resistances of these junctions changed very little. This paves the way for the preparation of nearly 100-qubit superconducting circuit with long qubit coherence time based on sapphire substrates./p>\) is less than 2%. On 2 inch wafers, the \({\upsigma }_{{R}_{\mathrm{N}}}/<{R}_{\mathrm{N}}>\) is less than 3%. In both chip size and wafer scale, the uniformity of these junctions decreases with an increase in the junction area (Fig. 3a,d). This indicates that patterns with a larger scale exposed using low beam energy are more uniform. However, the resistance of the smallest junction size with 130 × 130 nm2 still exhibits a very regular Gaussian distribution relative to the designed junction resistance, as shown in Fig. 3b,e. The spatial distribution of the junction resistances (Fig. 3c,f) shows that the relative resistance deviation is higher on the right side of the chip. This should be due to changes in the evaporation conditions as the deposition angle is changed over the wafer. The effective growth rate and shading effect can affect the grain uniformity, and the deposition angle relative to the sidewall of the resist can affect the junction area. Most of these condition variations should be improved by optimizing the evaporation procedure24./p>\) versus junction areas. The junction areas are 130 nm × 130 nm, 145 nm × 145 nm, 160 nm × 160 nm, 175 nm × 175 nm, 190 nm × 190 nm, 200 nm × 200 nm, and the corresponding SQUID average resistance < \({R}_{\mathrm{N}}\)> are 11.9 kΩ, 9.63 kΩ, 7.79 kΩ, 6.53 kΩ, 5.74 kΩ, 5.09 kΩ. (b), (e) Gaussian distribution of the room temperature resistances of these junctions with junction area of 130 nm × 130 nm. (c), (f) Spatial distribution of the junction resistances with junction area of 130 nm × 130 nm./p>\) values better than 1.7% on a 15 mm × 15 mm chip and better than 2.66% on a 2 inch wafer. To achieve this, a 20 nm Al layer was used as a conductive layer to reduce the charging effect during electron beam lithography. Before developing, the main Al conductive layer was removed with a TMAH dilution without attacking the photoresist, and the remaining was removed with deionized water, then the final patterns were defined, which results in sharp photoresist patterns. Then, the ashing process to remove organic residues and the Al evaporation rates related to the roughness of the bottom electrode were optimized. The junctions fabricated by this process also showed good stability. Their resistances increased at a fixed ratio of 9.73% as the temperature decreased from room temperature to 4 K, and almost returned to their initial values in a reversible process when the temperature rose back. This behavior is consistent with the Simmon model and indicates that the barrier layer of these junctions is stable and uniform. Over three months of storage in a nitrogen cabinet, these junctions had an average change in resistance of 1.16%. Our optimized process for fabricating Josephson junctions with high uniformity and stability paves the way for large-scale superconducting quantum chip fabrication on a sapphire substrate./p>